PCI Express

PCI Express — бывшее название 3GIO (3D Generation Input/Output) — стандарт системной шины, продвигаемый на рынок Arapahoe Working Group (также называемой Arapahoe Special Interest Group (Arapahoe SIG)). Важным фактором, влияющим на продвижение этой архитектуры, является то, что входящие в Arapahoe SIG компании входили также и в PCI SIG и принимали активное участие в разработках шины PCI. Роджер Тайпли (Roger Tipley), президент PCI SIG, заявил, что переход с шины PCI на шину Arapahoe должен произойти так же плавно, как произошел переход с ISA на PCI. Столь самоуверенное заявление должно иметь под собой твердую почву. Давайте рассмотрим шину PCI Express и ее преимущества перед другими технологиями.

PCI Express — симметричная, двунаправленная (bi-directional) шина, которая позволяет передачу данных со скоростью до 2.5 ГБ/с, что почти в 2.5 раза больше, чем пропускная способность шины PCI-X, и более чем в 9 раз быстрее скорости работы шины PCI (мы приняли за «скорость работы PCI» значение 266 МБ/с, как среднее между двумя возможными — 133 МБ/с для 32-битовой 33-мегагерцовой и 512 МБ/с для 64-битовой 66-мегагерцовой).

Технология подключения периферийных устройств использует мост (host bridge) и несколько оконечных точек, позволяющих подключать периферийные устройства с помощью переключателя (switch). Переключатель может быть выполнен как отдельный логический элемент или интегрирован в мост. Переключатель в первую очередь предназначен для того, чтобы направлять потоки данных между периферийными устройствами, не используя мост, то есть, позволяя прямое подключение «точка-точка» (peer-to-peer). Данное решение должно меньше загружать компьютер передачей данных между конечными устройствами за счет отсутствия кэширования в памяти передаваемых данных.

Огромное отличие этой шины от PCI в том, что она будет иметь изменяемую пропускную способность (scalable bandwidth). Это значит, что каждый производитель, использующий эту спецификацию, сможет наращивать пропускную способность шины или уменьшать ее в зависимости от своих потребностей, добавляя или уменьшая количество линий.

Адресация будет поддерживаться 32- и 64-битная. Каждый пакет данных будет иметь один из трех уровней приоритетов, так что система сможет разделить поток данных от периферийных устройств по приоритетам и обрабатывать данные согласно организованной в результате этого очереди.

Архитектура будет иметь три уровня организации: физический уровень, уровень данных и уровень транзакций. Уровень транзакций будет пересылать запросы на чтение и запись данных от периферийных устройств и назад, а также организовывать пакеты данных для передачи на уровень данных.

Одним из несомненных преимуществ стандарта Arapahoe может стать поддержка DDR RAM и Quadro DDR RAM, что позволит работать с памятью соответственно вдвое и вчетверо быстрее, чем это было ранее.

Принцип работы

Общая структура шины представлена на иллюстрации ниже:

Структура PCI Express состоит из компонентов, обычных для любой шины данных:

• Протоколы инициализации и конфигурации.
• Протоколы адресации/чтения-записи.
• Протокол передачи данных.
• Контроль циклическим, избыточным кодом (CRC).

Физическое воплощение всего вышеупомянутого — меняется в зависимости от устройства. Первые два пункта, также как у HyperTransport, соответствуют тому, что мы используем с PCI, за тем исключением, что теперь системные прерывания будут передаваться посредством виртуального MSI (Message Signaled Interrupt) вместо аппаратного сигнала по боковой полосе. Поскольку MSI является опцией в PCI 2.2, особых проблем с переходом на него возникнуть не должно. Метод контроля за ошибками также традиционен и представляет собой обычную контрольную пару бит (каждый байт информации передается как 8 бит + 2 контрольных бита = 10 бит).

Пропускная способность и тактовая частота работы шины передачи данных PCI Express может варьироваться: клокинг увеличивается или уменьшается, магистраль, соответственно, расширяется или сужается. Первоначально на физическом уровне будет поддерживаться ширина линий х1, х2, х4, х8, х16 и х32 в одно направление. Интегрированный в системный мост или специальный коммутатор агент PCI Express эффективно распределит поток перед тем, как отправлять его по разным физическим линиям, а впоследствии, аналогичный агент соберет разные потоки данных в один, как это показано на схеме.

На данном этапе PCI SIG не декларирует тактовой частоты работы шины, ограничиваясь словами о пропускной способности в 2.5 ГБ/сек. в одном направлении при использовании 16 битной магистрали (2 по 8 бит) и 40 контактах. Путем несложных математических подсчетов можно получить частоту передачи данных примерно в 2.5 ГГц.

Именно высочайшая тактовая частота соединения должна обеспечить жизнь PCI Express на десять лет вперед. Более того, традиционное соединение PCI для дополнительных устройств будет заменено на PCI Express тогда, когда это будет необходимо. Причем новый слот будет состоять из привычного PCI гнезда (для облегчения перехода) и дополнительного коннектора.

HyperTransport

Разработка шины Lightning Data Transfer (LDT) была начата AMD в 1997 году. Несколько позже к компании из Саннивэйл присоединились такие гиганты как API Networks, Apple Computer, Cisco Systems, Nvidia, PMC-Sierra, Sun Microsystems, немного позже Transmeta и Acer Laboratories и, буквально на днях, VIA Technologies, и другие компании, образовав HyperTransport Technology Consortium. Разработка и внедрение протокола HyperTransport должно решить проблемы, связанные со скоростью, ценой, мастштабируемостью, универсальностью соединений в ПК и т.п., суть которых описана выше.

Устройства, поддерживающие протокол HyperTransport (процессоры, наборы логики, контроллеры) соединены по принципу «точка-точка» (peer-to-peer), что теоретически означает, что между собой могут быть соединены любые компоненты системы, причем без применения каких-либо коммутаторов или мостов. Каждое соединение состоит из субсоединения Передачи (Tx) и субсоединения Получения (Rx), работающих асинхронно. Передача данных организована в виде пакетов длиной до 64 байт (это значение должно быть кратно четырем). Протокол HyperTransport предполагает передачу данных по обоим фронтам сигнала.

Соединение HyperTransport может иметь магистраль шириной 2, 4, 8, 16, 32 или 64 бита в каждом направлении (Tx или Rx). Кроме того, соединения могут работать на разной тактовой частотой (от 200 до 800 МГц) в зависимости от требований к конкретному решению. Таким образом, HyperTransport предоставляет инженерам и разработчикам огромную гибкость: в случае устройств с высокими требованиями к пропускной способности (процессоры) используется пара 32-х битных соединений с частотой в 800 МГц, обеспечивающие 6.4 ГБ/сек для Tx и 6.4 ГБ/сек для Rx соединения (результирующая линейная пропускная способность — 12.8 ГБ/сек), тогда как для сообщения между менее требовательными к скорости передачи данных компонентами (например, внутри какого-либо переносного устройства), можно задействовать четырехбитную (2 по 2 бита) магистраль, работающую на 200 МГц, что даст по 100 МБ/сек для каждого направления.

Следует отметить, что устройства с разными режимами передачи данных смогут работать вместе в режиме менее быстрого. Иными словами, предполагается возможность выбора режима работы компонента. Например, устройство с шиной в 16 бит может быть подключено к устройству с режимами работы от 2 до 8 бит. Это же самое устройство может быть подключено к более быстрому, с магистралью от 32 до 64 бит.

Также необходимо упомянуть, что HyperTransport программно совместим с текущим PCI, иначе говоря, все ПО, разработанное с учетом моделей адресации и инициализации протокола PCI, будет иметь возможность функционировать и на HyperTransport платформе.

В пользу HyperTransport говорит также и относительно небольшое количество выводов, требуемых для высокой скорости передачи данных. Для примера приведем небольшую таблицу:

Ширина шины (в каждую сторону)	2	4	8	16	32
Количество контактов для данных	8	16	32	64	128
Количество контактов для задания несущей тактовой частоты (clock pins)	4	4	4	8	16
Контрольные контакты	4	4	4	4	4
Общее количество контактов для передачи данных	16	24	40	76	148
VLDT (питание)	2	2	3	6	10
GND (заземление)	4	6	10	19	37
PWROK (power ok)	1	1	1	1	1
RESET_L (reset)	1	1	1	1	1
HyperTransport Device Stop_l (опционально, для мобильных устройств)	—	—	—	—	—
Devreq_l (опционально, для мобильных устройств)	—	—	—	—	—
Общее количество контактов	24	34	55	103	197
Пиковая пропускная способность соединения (в обе стороны) при тактовой частоте в 800 МГц	0.8	1.6	3.2	6.4	12.8

«—» — нет данных (судя по всему, требуется один дополнительный контакт для HyperTransport Device Stop_l и еще один для Devreq_l).

В дополнение к таблице приведем небольшую иллюстрацию:

Отметим несколько важных моментов:

• HyperTransport при 55 контактах (pins) обеспечивает в 12 раз большую пропускную способность, чем PCI 33 МГц/32 бит (более 80 контактов, правда, далеко не все используются).
• Отношение сигнал/земля — 4:1.
• Опциональные контакты, внедряемые в мобильных системах для сбережения энергии.
• Следует также упомянуть, что уровень сигнала HyperTransport составляет 1.2 Вольта при сопротивлении в 100 Ом. К слову, уровень сигнала в PCI — 3.3 вольта.

Сравнительная характеристика стандартов Arapahoe и HyperTransport

Параметры	Arapahoe	HyperTransport
Симметричная/асимметричная	симметричная	асимметричная
Двунаправленная/однонаправленная	двунаправленная	двунаправленная
Скорость передачи	2.5 ГБ/с	12.8 ГБ/с
Peer-to-peer подключение	+	+
Scalable bandwidth	+	+
Адресация	32- и 64-битная	64-битная
Планируемый срок выхода	конец 2003 года	конец 2001 года

Заключение

Первым набором системной логики Intel, который будет поддерживать новый интерфейс PCI Express, компания собирается выпустить осенью следующего года. В качестве рабочего имени для этого чипсета выбрано название города в штате Монтана, расположенного недалеко от ранчо главы Intel, Крейга Барретта, — «Grantsdale».
Начиная с 2004 г. корпорация намерена наладить массовый выпуск продуктов на основе технологии PCI Express: наборов микросхем и платформ уровня предприятия, настольных и мобильных систем, сетевых процессоров, полнофункциональных процессоров ввода-вывода для высокопроизводительных дисковых массивов RAID, Ethernet-адаптеров, подсистем хранения данных, а также системных плат и серверных платформ следующего поколения.